FPGA设计频率的计算方法

我们的设计必须多大容量的芯片？我们的设计能跑完多慢？这是常常后遗症工程师的两个问题。对于前一个问题，我们有可能还能再行以一个较为大的芯片构建原型，待原型已完成再行搭配大小适合的芯片构建。对于后者，我们必须一个较为准确的预估，我们的设计能跑完50M，100M还是133M？　　首先让我们再行来想到Fmax是如何计算出来的。

图（1）是一个标准化的模型用来计算出来FPGA的。我们可以显现出，Fmax不受Tsu，Tco，Tlogic和Troute四个参数影响。（由于用于FPGA全局时钟，时钟的晃动在这里不考虑到）。

　　时钟周期T=Tco+Tlogic+Troute+Tsu　　时钟频率Fmax=1/Tmax　　其中：　　Tco：D触发器的输入延时　　Tlogic：人组逻辑延时　　Troute：布线延时　　Tsu：D触发器的创建时间　　　　图（1）时钟周期的计算出来模型　　由图（1）可以显现出，在影响Fmax的四个参数中，由于针对某一个器件Tsu和Tco是相同的，因此我们在设计中必须考虑到的参数只有两个Tlogic和Troute.通过较好的设计以及一些如Pipeline的技巧，我们可以把Tlogic和Troute掌控在一定的范围内。超过我们所拒绝的Fmax.　　经验指出一个较好的设计，一般来说可以将人组逻辑的层次掌控在4层以内，即（LutLevels《=4）。

而LutLevels（人组逻辑的层次）将直接影响Tlogic和Troute的大小。人组逻辑的层次多，则Tlogic和Troute的延时就大，反之，人组逻辑的层次较少，则Tlogic和Troute的延时就小。

　　让我们回过头来想到Xilinx和Altera的FPGA是如何包含的。是由LogicCell（Xilinx）或LogicElement（Altera）这一种基本结构和相连各个LogicCell或LogicElement的连线资源包含。

无论是LogicCell还是LogicElement，回避其各自的特点，所取其共性为一个4输出的查询表和一个D触发器。如图（2）右图。而任何简单的逻辑都是由此基本单元填充而出。

图（3）。上一个D触发器的输入到下一个D触发器的输出所经过的LUT的个数就是人组逻辑的层次（LutLevels）。

因此，电路中用作构建人组逻辑的延时就是所有Tlut的总和。在这里所取LutLevels=4。故Tlogic=4*Tlut。

　　　　图（2）FPGA基本逻辑单元　　　　图（3）简单人组逻辑的构建　　解决问题的Tlogic以后，我们来想到Troute如何来计算出来。由于Xilinx和Altera在走线资源的设计上并不一样，并且Xilinx没得出布线延时的模型，因此更加难以分析，不过好在业内对布线延时与逻辑延时的统计资料分析表明，逻辑延时与布线延时的比值大约为1:1到1:2.由于我们所搭配的芯片大量的早已转入0.18um和0.13um深亚微米的工艺，因此我们所取逻辑延时与布线延时的比值为1:2.。

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